Ny original XC18V04VQG44C Spot Stock FPGA feltprogrammerbar Gate Array Logic IC Chip Integrerte kretser

Produktegenskaper

Dokumenter og medier

Miljø- og eksportklassifiseringer

Tilleggsressurser

Xilinx-minne – Konfigurasjonsproms for FPGA-er

Xilinx introduserer XC18V00-serien med programmerbare konfigurerbare PROMer i systemet (Figur 1).Enheter i denne 3,3V-familien inkluderer en 4-megabit, en 2-megabit, en 1-megabit og en 512-kilobit PROM som gir en enkel å bruke, kostnadseffektiv metode for omprogrammering og lagring av Xilinx FPGA-konfigurasjonsbitstrømmer.

Når FPGA er i Master Serial-modus, genererer den en konfigurasjonsklokke som driver PROM.En kort tilgangstid etter at CE og OE er aktivert, er data tilgjengelig på PROM DATA (D0)-pinnen som er koblet til FPGA DIN-pinnen.Nye data er tilgjengelige en kort tilgangstid etter hver stigende klokkekant.FPGA genererer riktig antall klokkepulser for å fullføre konfigurasjonen.Når FPGA er i slaveseriemodus, klokkes PROM og FPGA av en ekstern klokke.

Når FPGA er i Master Select MAP-modus, genererer FPGA en konfigurasjonsklokke som driver PROM.Når FPGA er i Slave Parallel eller Slave Select MAP-modus, genererer en ekstern oscillator konfigurasjonsklokken som driver PROM og FPGA.Etter at CE og OE er aktivert, er data tilgjengelig på PROMs DATA (D0-D7) pinner.Nye data er tilgjengelige en kort tilgangstid etter hver stigende klokkekant.Dataene klokkes inn i FPGA på den følgende stigende kanten av CCLK.En frittgående oscillator kan brukes i modusene Slave Parallel eller Slave Select MAP.

Flere enheter kan kaskades ved å bruke CEO-utgangen til å drive CE-inngangen til følgende enhet.Klokkeinngangene og DATA-utgangene til alle PROM-er i denne kjeden er sammenkoblet.Alle enheter er kompatible og kan kobles sammen med andre medlemmer av familien eller med XC17V00 engangsprogrammerbar seriell PROM-familie.