Logikk og flip-flops-SN74LVC74APWR

Flip-FlopogKlinkeer vanlige digitale elektroniske enheter med to stabile tilstander som kan brukes til å lagre informasjon, og en flip-flop eller lås kan lagre 1 bit informasjon.

Flip-Flop (forkortet FF), også kjent som en bistabil gate, også kjent som en bistabil flip-flop, er en digital logisk krets som kan operere i to tilstander.Flip-flops forblir i sin tilstand til de mottar en inngangspuls, også kjent som en trigger.Når en inngangspuls mottas, endrer flip-flop-utgangen tilstand i henhold til reglene og forblir deretter i den tilstanden til en annen trigger mottas.

Latch, følsom for pulsnivået, endrer tilstand under nivået til klokkepulsen, låsen er en nivåutløst lagringsenhet, og handlingen til datalagring avhenger av nivåverdien til inngangssignalet, bare når låsen er i aktiver tilstand, vil utgangen endres med datainngangen.Latch er forskjellig fra flip-flop, det er ikke låsende data, signalet ved utgangen endres med inngangssignalet, akkurat som signalet som går gjennom en buffer;når låsesignalet fungerer som en lås, er dataene låst og inngangssignalet fungerer ikke.En latch kalles også en transparent latch, som betyr at utgangen er transparent for inngangen når den ikke er latched.

Forskjellen mellom latch og flip-flop
Latch og flip-flop er binære lagringsenheter med minnefunksjon, som er en av de grunnleggende enhetene for å komponere forskjellige tidslogiske kretser.Forskjellen er: låsen er relatert til alle inngangssignalene, når inngangssignalet endres, er det ingen klokketerminal;flip-flop styres av klokken, bare når klokken utløses for å sample gjeldende inngang, generere utgangen.Selvfølgelig, fordi både latch og flip-flop er timinglogikk, er utgangen ikke bare relatert til gjeldende inngang, men også relatert til forrige utgang.

1. låsen utløses av nivå, ikke synkron kontroll.DFF utløses av klokkekant og synkronkontroll.

2、latch er følsom for inngangsnivået og påvirkes av kablingsforsinkelsen, så det er vanskelig å sikre at utgangen ikke produserer grader;DFF er mindre sannsynlig å produsere grader.

3, Hvis du bruker portkretser til å bygge latch og DFF, bruker latch mindre portressurser enn DFF, som er et overlegent sted for latch enn DFF.Derfor er integreringen av å bruke latch i ASIC høyere enn DFF, men det motsatte er sant i FPGA, fordi det ikke er noen standard latch-enhet i FPGA, men det er DFF-enhet, og en LATCH trenger mer enn én LE for å bli realisert.latch er nivåutløst, noe som tilsvarer å ha en aktiveringsende, og etter aktivering (på tidspunktet for aktiveringsnivå) tilsvarer en ledning, som endres med Utgangen varierer med utgangen.I ikke-aktivert tilstand er å opprettholde det opprinnelige signalet, som kan sees og flip-flop forskjell, faktisk mange ganger latch er ikke en erstatning for ff.

4, vil låsen bli ekstremt kompleks statisk timinganalyse.

5, for tiden, brukes låsen bare i den svært avanserte kretsen, for eksempel Intels P4 CPU.FPGA har låseenhet, registerenheten kan konfigureres som en låseenhet, i xilinx v2p manual vil bli konfigurert som register/låseenhet, vedlegget er xilinx halv skive strukturdiagram.Andre modeller og produsenter av FPGA-er gikk ikke for å sjekke.--Personlig tror jeg xilinx er i stand til å matche altera direkte kan være mer problemer, til noen få LE å gjøre, men ikke xilinx-enhet hver skive kan konfigureres slik, alteras eneste DDR-grensesnitt har en spesiell låseenhet, vanligvis bare høyhastighetskrets vil bli brukt i låsekonstruksjonen.alteras LE er ingen låsestruktur, og sjekk sp3 og sp2e, og andre ikke å sjekke, sier manualen at denne konfigurasjonen støttes.Uttrykket wangdian om altera er riktig, alteras ff kan ikke konfigureres til å låse, den bruker en oppslagstabell for å implementere låsen.

Den generelle designregelen er: unngå lås i de fleste design.det vil la deg designe timingen er ferdig, og det er veldig skjult, ikke-veteran kan ikke finne.lås den største faren er å ikke filtrere grader.Dette er ekstremt farlig for neste nivå av kretsen.Derfor, så lenge du kan bruke D flip-flop plass, ikke bruk låsen.